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      信號串擾消除方案之PCB設計IDA Crosstalk分析功能

      2020年11月12日 17:33 ? 次閱讀

      (原文來源:EricChenCadence楷登PCB及封裝資源中心在此特別鳴謝!)

      Crosstalk信號串擾

      現今電子產品輕薄短小伴隨追求更高信號傳輸質量發展趨勢,使得電路板尺寸愈來愈小,各層走線密度也愈來愈大,特別當信號速度持續加快時,串擾(Crosstalk)問題也愈趨嚴重。串擾會直接影響信號是否能正確接收,因此如何降低噪聲干擾成了PCB設計團隊需面對的重要課題。

      本文將透過設計實例詳解如何使用Allegro?PCBDesigner中的IDA(In-DesignAnalysis,設計同步分析)Crosstalk分析功能,只要搭配零件模型的掛載,EE/Layout人員就能于設計中同步進行SI等級的串擾分析,預先消除常見的信號串擾問題,并達到更為精確的結果,使設計效率提升,不良機率減少。

      1串擾(Crosstalk)挑戰

      當我們處在低隔板的辦公室環境中時,如果周遭剛好有幾位說話很激動且又很投入的同事的話,我們就很容易收到此起彼落不同方位的聲壓來源,且若有時同個方向的幾位同時發聲時,那個聲壓的影響會更加乘、更加有感。當這情境若發生于電子產品設計上,就是我們常見的串擾(Crosstalk)問題!

      串擾,又稱串音干擾,簡言之就是兩傳輸線間的電感/電容耦合現象,信號在動態線(acTIveline)或稱攻擊走線(aggressorline),會將一部份的信號傳到無信號的靜態線(又稱受害走線,vicTImline)上,而造成耦合干擾問題。如下圖(1)例子中傳輸信號的傳輸線,受害線旁邊攻擊線的工作電壓有的是1V有的為2.5V,因強度不同,它們對受害或靜態線產生耦合噪音的影響程度也會有不同。

      現今電子產品輕薄短小伴隨追求更高信號傳輸質量發展趨勢,使得電路板尺寸愈來愈小,各層走線密度也愈來愈大,特別當信號傳輸速度持續加快時,串擾問題也愈趨嚴重,如何降低噪聲干擾成了PCB設計團隊需面對的重要課題。

      2

      抑制串擾解決之道

      串擾(Crosstalk)直接影響信號是否能正確接收,對于PCB設計更是為一大棘手問題!為減少串擾,有的會使用3W規則規范,確保線間距夠大使得不相互干擾,不過如同我們在技巧二-Coupling篇所述3W規則下是單純以間距來稽核,其缺點就是準確度不足,并且也易導致成本增加。

      當我們再細看串擾分析時,不同的工作電壓位準會有不同的影響強度。不同的相位組合下有的可能反相有機會減低甚或抵消,有的反而因同相影響更放大,或跟受害線是高或低位準也會有不同抗干擾程度的影響。所以我們就需要進行各種干擾設定分析檢查,但不同的方式其準確度也會有所差異,如下圖(2)所示,欲往右的方式準確度愈高,即為串擾評估(EsTImatedXtalk)和串擾仿真(SimulatedXtalk),但這就需要為零件掛上Models才會有零件的行為,以達到更為精確的結果。

      因此對PCB設計上來說,除了先前介紹過的Coupling信號耦合快篩檢查之外,若因為干擾源的強度/行為等不同,而需要做更細致的信號串擾分析的話,如能有一直觀輔助分析工具,只要再搭配零件模型的掛載,其分析上會有零件模型的特性且會考慮上述的多種情境,自己就可以于設計中同步進行SI等級的串擾分析并達到更為精確的結果,而不需要倚靠SI人員,使設計效率提升,不良機率減少。

      3

      如何執行Crosstalk分析

      現在Allegro中導入了Sigrity專業的仿真分析技術,將IDA(In-DesignAnalysis,設計同步分析)帶入PCB設計流程之中,EE或Layout工程師只需再多掛載零件模型,就可以輕松實現SI等級的串擾分析,預先并可更精確地掌握設計中的串擾問題!

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